AMD a annoncé de nouveaux accords avec IBM pour co-développer les process de fabrication de wafer en technologie 65 et 45nm (soit 0.065 et 0.045μm), notamment avec les technologies SOI et peut être
strained silicium. Ce nouvel accord met en même temps fin au rapprochement d’AMD avec le fondeur UMC qui avait eu lieu en janvier 2002, avec qui une usine de fabrication de wafer de 300mm de diamètre devait être construite à Singapour. Les deux parties se seraient séparés d’ailleurs en bonne entente, il faut dire que leurs accords entre fondeurs sur d’autres domaines tiennent toujours.
La morosité du marché actuel a fait changer les plans d’AMD, mais la société prévoit tout de même toujours de graver en 65nm sur des wafers de 300mm en 2005. AMD avait auparavant, en 2002, créer des accords avec Motorola pour les interconnections en cuivre et la technologie SOI. En ce qui concerne UMC, le fondeur va continuer ses relations avec Infineon Technologies AG pour le passage en 65nm.
Si le communiqué de presse mentionne bien les finesses de gravures et la technologie SOI, il n’est pas vraiment question de la technologie
strained silicium. Pourtant AMD a tissé des liens de son côté avec AmberWave Systems, une start-up de Salem dans le New Hampshire (USA) (la ville des sorcières arfff ...) qui a une licence pour la technologie
strained silicium. Il s’était rapproché de cette société suite à l’annonce d’Intel de ne pas utiliser la technologie SOI mais la technologie
strained silicium pour son Prescott à 6GHz, le géant de Santa Clara la jugeant limitée et surtout avec trop d’inconvénients qu’on ne saura résoudre avant quelques années ... Seulement maintenant la petite start-up est directement concurrente d’IBM sur cette technologie, et personne ne sait encore ce qui va se passer suite à l’annonce de IBM et d’AMD.
Bon on parle de SOI et de
strained silicium, mais quoi qu’est-ce ?:
La technologie SOI ou Silicon on Insulator soit silicium sur couche isolante consiste à placer une couche isolante entre le silicium (substrat) et le collecteur et émetteur du transistor pour réduire les capacités parasites et augmenter la vitesse des transistors, mais aussi réduire leur taille.
La technologie strained silicium soit silicium étiré, c’est en fait un arrangement spatial (3D) particulier des molécules de silicium afin de réduire la résistance au passage des électrons, et donc la résistance électrique lorsque le transistor est passant, et de ce fait la chaleur dégagée. Vous aurez donc compris que ces deux technologies seront nécessaires au fonctionnement des prochains processeurs gravés plus finement et allant toujours plus vite tout en gardant une dissipation de chaleur modérée (pas comme un alpha ou Itanium avec plus de 150W ...). Je vous recommande aussi l’article paru aujourd’hui chez nos confrères
x86-secret récemment tout relooké qui parle de la fabrication des wafers, mais aussi de SOI sur la fin.
